如何将算法翻译成Verilog代码?
如何将算法翻译成Verilog?巧了,我是一名数字前端IP设计工程师,方向为通信芯片IP设计,我的主要工作就是“翻译”算法代码。
经典的ASIC开发流程主要有:
以算法设计为主导
算法C代码手工转换为RTL
RTL与算法C代码生成的测试向量对比进行验证
依赖FPGA做大量实时、现场测试
适合通信信
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一个硅农的进阶之路