如何将算法翻译成Verilog代码？
如何将算法翻译成Verilog？巧了，我是一名数字前端IP设计工程师，方向为通信芯片IP设计，我的主要工作就是“翻译”算法代码。
经典的ASIC开发流程主要有：
以算法设计为主导
算法C代码手工转换为RTL
RTL与算法C代码生成的测试向量对比进行验证
依赖FPGA做大量实时、现场测试
适合通信信
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一个IC工程师为何深陷生态？
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ASIC
一个IC工程师为何深陷生态？我是一名数字IC前端IP设计工程师，我被捆绑在了生态中。
芯媒体编辑在工作之余，我还是一名芯媒体编辑，独立运营着一个粉丝过万的IC技术分享垂直领域的微信订阅号，另外还有知乎、知识星球、个人博客网站，甚至现在到了B站成为一名UP主。我所需要的生产力，主要是文案编辑，少量
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数字IC设计工程师的一天是怎么样的？
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数字IC设计工程师的一天是怎么样的？我是一名数字前端IP设计工程师，这是我工作的一天。
早上6:50闹钟响，点击稍后提醒，十分钟后再响，再点击稍后提醒，如此三次后
7:20起床、洗漱，赶7:50的园区班车去公司上班。
8:00到公司楼下，去包子店买俩包子，一个茶叶蛋。
进办公楼，扫码，测体温，嘀，温
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Verilog会被淘汰吗？
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ASIC
Verilog会被淘汰吗？HLS也做了很多年了，在FPGA领域甚至还有一些应用，但是在ASIC领域还主要是Verilog，而且主流的ASIC设计EDA厂商也不会很积极支持，与其说HLS替代，还不如说Chisel更有可能，不过还是面临主流EDA厂商是否积极支持问题。
Chisel这样用直接生成Veri
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MacOS下也能做Verilog开发/仿真/综合
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MacOS下也能做Verilog开发/仿真/综合全平台的EDA开源工具
代码编译icarus-verilog
http://iverilog.icarus.com/
代码编译仿真、Lint Verilator
https://www.veripool.org/wiki/verilator/Insta
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什么样的Verilog代码风格是好的风格？
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ASIC
什么样的Verilog代码风格是好的风格？写代码是给别人看的。
关于Verilog代码设计的一些风格之前也写过，可以在订阅号搜索Verilog有什么奇技淫巧？
模块化设计把所有的代码都写到一个模块里，也不是一个好的风格。
积累自己的小IP，在芯片设计阶段，就将功能模块划分仔细，划分清楚，可复用的功能
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这个语言可能会革了Verilog HDL的命？
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ASIC
这个语言可能会革了Verilog HDL的命？将SpinalHDL和Verilog进行比较，类比成，汇编语言和C语言比较，我倒觉得应该用C语言和Python来比较。汇编语言过于老以致于应该用手动画电路图和汇编语言比较。人生苦短，快用SpinalHDL。
SpinalHDL的文档已经很完善了
http
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万物基于状态机——状态机大法好
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ASIC
万物基于状态机——状态机大法好学习Verilog的五个阶段
00：心中无电路，代码无电路
01：心中有电路，代码无电路
10：心中有电路，代码有电路
11：心中无电路，代码有电路
00：心中无电路，代码无电路
经过多少次将写好的电路推到重构，经过多少次否定之否定的哲学沉思。终于明白一切数字逻辑不都可
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